2D/3D Chip-Package-Board Co-Design

Chip-, Package- und PCB-Design in einer durchgängigen 3D-Umgebung

CR-8000 Design Force

Zusätzlich zu den hochentwickelten Funktionen für das PCB-Layout bietet Design Force die Möglichkeit des Co-Designs von Chips, Gehäusen und Leiterplatten, so dass ein hierarchisches 3D-Design in Echtzeit ermöglicht wird. Auf diese Weise können Entwicklungsteams parallel jede beliebige Kombination aus fortschrittlichen Stack-Düsen, Gehäusen und elektrischen Leiterplatten erstellen.

Multi-Board Constraint Browser zum Anzeigen und Analysieren von Verbindungen auf Systemebene

Automatische Zuordnung von Ball-Grid Kontakten mit der Fähigkeit, komplexe Routingmuster zu optimieren

Eine durchgängige Entwicklungsumgebung für Hochgeschwindigkeitsdesigns mit Constraint-Management und SI- und PI-Analyse

Leistungsstarke Routing-Werkzeuge für schnelle Machbarkeitsstudien und detaillierte RDL- und Bump-Muster für Signalpfade und Strom- und Masse-Netze


Chip-Package-Board Co-Design

Ein ganzheitliches System-Co-Design berücksichtigt die Interaktion zwischen Chip-, Gehäuse- und Board-Daten, um Komplexität, Größe und Kosten des Gesamtsystems zu reduzieren.

elektrische leiterplatte als chip pcb

CR-8000 Design Force Co-Design in Aktion

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Die Hauptfunktionen im Überblick

Design Force Chip-, Package- und Board-Co-Design bietet eine technologiegerechte Designumgebung für die Implementierung von herkömmlichen wie innovativen Designstrukturen von elektrischen Leiterplatten, wie Die + Package + PCB, SiP, PiP sowie Interposer + TSV.

Design Force Chip-Package-Board Co-Design bietet eine einheitliche Umgebungslösung für maximale Systemoptimierung.

Design Force unterstützt die Integration in führende Analysetools von Partnern wie ANSYS, AWR, Agilent und Synopsys für RF, Full Wave FD/TD, Power Integrity sowie thermische Extraktion und Analyse. Dies ermöglicht es Designern, wichtige Probleme frühzeitig im Designprozess zu lösen.

Optionale Erweiterungen

Post-Layout-Extraktion von einzelnen und gekoppelten (Crosstalk) gerouteten Leiterbahnen; What-if-Analyse; Querschnittsansichten von Leiterbahnen.

Eine Simulationsumgebung für die Analyse der Signalintegrität nach dem Layout.

Eine leistungsstarke PCB-FPGA Co-Design-Umgebung, die den Austausch von I/O- und Constraint-Informationen zwischen PCB-Designs und FPGA-Designs ermöglicht.

Eine Simulationsumgebung für Power Integrity (AC-Impedanz und Entkopplungseffekt, DC-Spannungsabfall, Stromanalyse) und elektromagnetische Störungen (EMV-Vollausschirmung, Differenzmodus, Gleichtakt, Strombusrauschen).

Schnelle und einfache Überprüfung der Stromdichte einer Layoutstruktur auf ein bestimmtes Maximum.

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