FPGA und PCB Co-Design

FPGA Pin Optimmierung
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CR-8000 Graphical Pin Manager

Der Graphical Pin Manager von CR-8000 bietet eine effektive FPGA/PCB Co-Design-Umgebung für die neuesten Bauelemente von FPGA-Anbietern wie Xilinx, Intel, Lattice und Microsemi. Als Teil der CR-8000-Familie ermöglicht der Graphical Pin Manager Design-Teams den intelligenten Austausch von I/O- und Constraint-Informationen für FPGAs oder andere hochpolige Geräte zwischen Design Gateway und Design Force. Dadurch können programmierbare Geräte parallel zum Leiterplattendesign entwickelt werden, so dass Projektliefer- und Produktionspläne ohne Verzögerung eingehalten werden können.

Produktmerkmale

Bauteilauswahl und Bibliothekserstellung

FPGA-Designer und Bibliotheksverwalter können Pinbelegungsinformationen direkt aus FPGA-Design-Suiten wie Intel Quartus II, Xilinx ISE Design Suite, Microsemi Libero SoC Design Software, Lattice + ispLEVER/Diamond und Aldec Active-HDL importieren. Alternativ können BSDL-, VHDL/Verilog- oder CSV-Dateien verwendet werden. Graphical Pin Manager bietet auch eine umfangreiche Bibliothek von FPGA-Device Kits für Intel, Xilinx, Microsemi und Lattice an, die zusätzliche Schlüsselattribute für I/Os bieten, wie z.B. differentielle Paare, Pin-Typ, I/O-Belegung und Power/Ground-Zuordnungen. Aktuelle Device Kit Downloads werden auf der Zuken-Website angeboten.

Generierung von Symbolen für den logischen Schaltungsentwurf

Sobald die Bauteilinformationen in Graphical Pin Manager geladen sind, stehen dem Benutzer benutzerfreundliche Assistenten zur Verfügung, mit denen er Symbole automatisch unterteilen und erzeugen kann, so dass sie sofort im logischen Schaltungsdesign verwendet werden können. Darüber hinaus ist der Graphical Pin Manager in die Bibliothek integriert, so dass Benutzer die benötigten physischen Footprints problemlos zuordnen und direkt in die Bibliothek exportieren können. Wenn die Pinbelegung in GPM definiert ist, wird die Pin-Reportdatei in die FPGA-Design-Tools exportiert.

Überprüfung von Pinzuordnungen und Constraints

Während das anfängliche FPGA simuliert und synthetisiert wird, können Ingenieure das logische und physikalische Schaltungsdesign innerhalb von Graphical Pin Manager laden. Die aktuelle Pinbelegung und jede der mit jedem I/O verbundenen Einschränkungen und Regeln kann überprüft werden, um dann mit Hilfe der umfangreichen Hilfsprogramme das FPGA auf der Leiterplatte zu visualisieren. Das FPGA kann mit farbigen Ein-/Ausgabebänken oder als Sub-Element-Modell betrachtet werden. Auf diese Weise kann die FPGA-Struktur analysiert und das Zusammenspiel der Interconnects mit anderen Komponenten ermittelt werden.

Design-Synchronisierung

Der Graphical Pin Manager bietet auch eine so genannte Rats-Nest-Ansicht, in der die Verbindung zwischen den Pins und von teilweise gerouteten Signalen dargestellt wird. Für eine regelbasierte Optimierung der I/Os können Anwender interaktiv Pin-Swaps durchführen, bei denen visuelle Indikatoren die Kandidaten für den Tausch mit dem ausgewählten Netz hervorheben. Die automatische Optimierung der Pinzuordnung bringt Ordnung in das Rats-Nest der ausgewählten FPGA-Komponenten.

Zugehörige Ressourcen

Webinare, Blogs, Press Releases und Whitepaper

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