FPGA e PCB co-design

Ottimizzazione dei pin FPGA
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CR-8000 Graphical Pin Manager

Il Graphical Pin Manager (GPM) di Zuken offre un efficace ambiente di co-design FPGA/PCB che fornisce supporto per i dispositivi più recenti offerti dai fornitori di FPGA, come Xilinx, Intel, Lattice e Microsemi. Come parte della famiglia CR-8000, GPM consente ai team di progettazione di comunicare I/O e limitare le informazioni in modo intelligente per FPGA o altri dispositivi ad alto numero di pin, in qualsiasi momento, utilizzando Design Gateway e Design Force. Ciò significa che i dispositivi programmabili possono essere sviluppati in parallelo alla progettazione del PCB e sono pronti a soddisfare i tempi di consegna del progetto e di produzione.

Product Features

Selezione del dispositivo e creazione della libreria

I progettisti FPGA e i bibliotecari possono importare le informazioni sull’assegnazione dei pin direttamente dalle suite di progettazione FPGA come Intel Quartus II, Xilinx ISE Design Suite, Microsemi Libero SoC Design Software, Lattice + ispLEVER/Diamond e Aldec Active-HDL. In alternativa è possibile utilizzare file BSDL, VHDL/Verilog o CSV. GPM offre anche una vasta libreria di kit di dispositivi vendor FPGA per Intel, Xilinx, Microsemi e Lattice, fornendo ulteriori attributi chiave per gli I/O, come coppie differenziali, tipo di pin, banco I/O e power/groundassignments. Zuken offre download di kit di dispositivi aggiornati dal nostro sito web per accedere agli ultimi dispositivi dei fornitori di FPGA.

Produzione di simboli per la progettazione di circuiti logici

Una volta che le informazioni sulle parti sono caricate in GPM, gli utenti accedono a procedure guidate di facile utilizzo per dividere automaticamente e generare simboli da utilizzare immediatamente nella progettazione di circuiti logici. GPM è anche integrato con la libreria, in modo che gli utenti possano facilmente associare le impronte fisiche richieste ed esportare direttamente nella libreria per la creazione rapida di parti. Una volta definita l’assegnazione dei pin in GPM, il file di report dei pin viene esportato negli strumenti di progettazione FPGA.

Revisione delle assegnazioni e dei vincoli dei pin

Poiché l’FPGA iniziale viene simulato e sintetizzato, gli ingegneri possono caricare il progetto del circuito logico e fisico all’interno del GPM. Gli ingegneri possono rivedere l’attuale assegnazione dei pin e ciascuno dei vincoli e delle regole associate a ciascun I/O, quindi utilizzare l’ampio set di utilità per visualizzare l’FPGA sul PCB. L’FPGA può essere visualizzato con banchi I/O colorati, o come il modello del sottoelemento definito quando si divide il componente. Questo mostra come analizzare la struttura dell’FPGA e identificare come le interconnessioni si rapportano ad altri componenti possa essere semplice.

Sincronizzazione del design

GPM fornisce anche una vista ratsnest della scheda, che mostra la connessione tra i pin e da segnali parzialmente indirizzati. Per l’ottimizzazione degli I/O basata su regole, gli utenti possono condurre pin swap interattivi, utilizzando indicatori visivi per evidenziare i candidati per lo scambio con la rete selezionata.

Risorse correlate

Scopri di più su CR-8000 Graphical Pin Manager attraverso i webinar, blog, comunicati stampa e altro ancora.....

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