Von Layout Compliance zu Performance Confidence: SERDES- und DDR-Designs frühzeitig verifizieren

Ein SERDES-Interface wie PCI Express Gen 5 oder höher kann sämtliche Routing Constraints erfüllen und dennoch während der System Validation sporadische Link-Fehler verursachen. Ein modernes DDR-Interface kann alle Regeln für Length Matching – genauer gesagt Delay-Matching – einhalten und trotzdem Timing-Fehler zeigen, wenn der Prototyp unter realen Betriebsbedingungen getestet wird. Für PCB-Designer gehören solche Probleme zu den frustrierendsten Herausforderungen im High-Speed Design.

Das Layout scheint korrekt zu sein. Die Impedance Vorgaben wurden eingehalten. Die Differential Pairs sind auf gleiche Länge abgestimmt. Die DDR Byte Lanes erfüllen ihre Routing Constraints. Alle ECAD Design-Rule-Checks werden fehlerfrei bestanden.

Dennoch zeigen sich oft Probleme erst während der System-Validation oder bei der Inbetriebnahme, wenn die integrierte Hardware unter realen Betriebsbedingungen getestet wird.

Der Grund ist oft einfach: Die Performance von SERDES und DDR Schnittstellen hängt nicht allein davon ab, ob einzelne geometrische PCB Routing-Rules eingehalten wurden. Entscheidend ist letztlich das elektrische Verhalten und das Timing des tatsächlich realisierten Channels.

Mit steigenden Interface-Geschwindigkeiten und kleiner werdenden Design Margins können bereits geringe Einflüsse durch Vias, Steckern, vom Lagenaufbau,  des Rückstrompfades (hier: Unterbrechungen, sog. Return Path Discontinuities RPDs), Crosstalk sowie kumulierten Skew darüber entscheiden, ob ein Design zuverlässig funktioniert oder bei der Validation grade bei hohen Datenraten versagt.

Warum bestehen High-Speed Designs die Layout Checks und versagen dennoch in der Hardware-Inbetriebnahme?

PCB Constraints sind unverzichtbar, weil sie elektrische Anforderungen in physische Design Rules zur Implementierung im physikalischen CAD-Prozess übersetzen. Sie steuern Parameter wie Impedanz, Abstände (Spacing), Verdrahtungsreihenfolge (Topologie), Maximale Längen bzw. Delay   und Skew (Längen oder Laufzeit-Differenzen).

Constraints beschreiben jedoch, was das Layout erreichen soll. Sie können nicht immer nachweisen, wie sich die fertige Interconnect-Struktur tatsächlich elektrisch verhalten wird.

Ein Leiterbahnsegment kann seine Impedanz-Vorgabe erfüllen, während die Vias im Pfad gleichzeitig eine Dämpfung  verursachen. Zwei Signale können eine Length-Matching-Regel einhalten und dennoch unterschiedliche Laufzeiten (àPropagation Delays) aufweisen weil sie durch unterschiedliche Strukturen (z.B. unterschiedliche Routinglagen oder Trace-Neckdown durch ein Steckerfeld) verlaufen. Ein PCIe Differential Pair kann auf einer einzelnen PCB korrekt geroutet sein, aber zusätzliche Verluste erfahren, sobald ein Stecker, ein Kabel oder eine Leiterplatte in den vollständigen Channel einbezogen wird. Mit abnehmenden Margins gewinnt diese Problematik zunehmend an Bedeutung.

Die Herausforderung besteht deshalb nicht einfach darin, einen SERDES Link oder ein DDR-Interface korrekt zu routen. Vielmehr muss verifiziert werden, dass das implementierte Design weiterhin die elektrischen Anforderungen erfüllt, aus denen die Routing Rules ursprünglich abgeleitet wurden.

SERDES und DDR stellen unterschiedliche Anforderungen an die Verifikation

SERDES und DDR sind beides High-Speed Interfaces, definieren aber zum Teil unterschiedliche Signal-Integrity-Probleme.

Da SERDES-Signale typischerweise I/O-Verbindungen realisieren und elektrisch häufig relativ lang sind, lautet die zentrale Frage, ob der vollständige Channel am Receiver noch eine ausreichende Signal Amplitude bereitstellt. Verluste im channel (Loss),  Reflektionen, Störungen im Schaltverhalten (Jitter), Übersprechen (Crosstalk) und Impedanz-Abweichungen (sog. Discontinuities) und summieren sich über den gesamten Channel und beeinflussen die resultierende Augenöffnung.

DDR stellt dagegen das Interface zu Memory Devices bereit und umfasst eine hohe Anzahl von mit Regeln/Constraints versehenen Signalen. Es handelt sich um ein paralleles Interface bei dem Data-, Strobe-, Address- und Control-Signale in Gruppen – den Byte Lanes – organisiert sind und wo die Signale dann innerhalb eng definierter zeitlicher Beziehungen am Empfänger eintreffen müssen. Routing Reihenfolge (Topologie), Skew und Setup-and-Hold Bedingungen stehen daher im Mittelpunkt, um die Funktionalität sicher zu stellen.

Die Engineering-Disziplinen überschneiden sich dabei, doch die potenziellen Fehlerfälle unterscheiden sich. Diese Unterscheidung ist wichtig, denn eine generischer Sammlung von „High-Speed Routing Regeln“ bietet für keines der beiden Interfaces eine ausreichende Garantie für eine sichere Funktion.

Warum SERDES-Probleme häufig erst spät auftreten

Ein SERDES Channel geht meist über den Link auf dem einzelnen PCB hinaus. Das differentielle Signal hat IC-Packages, Vias, Stecker und Kabel, und die entsprechenden Strukturen auf dem Empfänger Board im Pfad,

bevor es den Empfänger erreicht. Jeder Übergang beeinflusst die elektrische Eigenschaft des Signals.

Einzeln betrachtet mögen diese Effekte jeweils relativ gering erscheinen, in ihrer Summe tragen sie jedoch zu erhöhten Verlusten (Insertion Loss), Reflectionen und Schaltstörungen bei und zeigen sich in einer reduzierten Augenöffnung am Empfänger-IC. Deshalb kann sich ein Differential Pair, das im PCB Layout vollkommen korrekt implementiert ist im finalen System ein fehlerhaftes Verhalten zeigen.

Bei niedrigeren Daten Raten besitzt ein Design möglicherweise genügend Reserve (Margin) um kleinere Unregelmäßigkeiten zu tolerieren. Mit steigenden Datenraten schrumpft dieser Spielraum allerdings dramatisch. Via-Strukturen, Variation verschiedene Stecker (interne Schirmung der differential Pairs), ein Wechsel der Reference Plane und Rückstrompfad-Unterbrechungen, die zuvor kaum ins Gewicht fielen, können dann erheblich zu einer Verschlechterung der Übertragung im Kanal  beitragen.

Die entscheidende Frage lautet daher nicht einfach: „Ist das Differential Pair für PCIe – oder USB beziehungsweise einen anderen SERDES Link – korrekt geroutet?“

Sondern: „Bietet der vollständige Channel noch ausreichend Operating Margin?“

Eine Eye-Pattern Analysis ist hier neben einer Frequenzbetrachtung (S-Parameter Analyse) besonders wertvoll, weil sie die kumulierten Auswirkungen des Channels in einer einzigen Darstellung von Timing und Spannung incl. der jeweiligen  Spielräume (Margins) zusammenführt.

DDR ist im Kern ein Timing-Problem, das wie ein Trace-Längen-Problem erscheint

DDR-Design bringt eine andere Art von Herausforderung mit sich.

Der DDR-Receiver muss die Daten innerhalb definierter Timing Windows erfassen. Deshalb ist die zeitliche Beziehung zwischen den Signalen für Schreib- und Lese-Operationen von entscheidender Bedeutung. Daten Signale müssen in der richtigen Beziehung zum zugehörigen Steuersignalen (Strobe) eintreffen, während die Address- und Command-Gruppen innerhalb ihrer spezifizierten Timing Budgets in Relation zum Clock bleiben müssen.

Aus diesem Grund ist physikalisches Längen-Matching ein so offensichtlicher Bestandteil jedes DDR Designs. Die physische Länge ist jedoch lediglich eine Näherung für das, worauf es tatsächlich ankommt: Laufzeit-Vorgaben und Timing (Skew) Margins.

Zwei Traces können eine ähnliche physische Länge besitzen, aber aufgrund von Lagenwechseln beim Routen, unterschiedlicher Via-Anzahl und anderen Variationen beim routen (z.B. Co-Planar Situationen, die die Impedanz verändern)  unterschiedliche elektrische Laufzeiten aufweisen. Gleichzeitig können Routing-Änderungen an anderen Stellen im Design schrittweise die Timing Margins aufzehren, die ursprünglich während der Planung als Constraints vorgegeben wurden.

Ein Layout kann daher eine nominelle Längen Regel erfüllen, ohne damit zu garantieren, dass das vollständige DDR-Interface weiterhin die erforderlichen Timing (Setup-and-Hold) Beziehungen einhält. Zusätzliche Komplexität entsteht durch unterschiedliche chipinterne Leitungslängen im Memory Controller und im DRAM Interface bei Ball-to-Die-Verbindungen  die auf der Leiterplatte in den Signalgruppen kompensiert werden müssen, damit die Skew Regeln eingehalten werden.

Stackup-Variatioen (Routing-Lagenwechsel), Vias, Routing über Aussparungen und package-interne Delay-Unterschiede können Skew verursachen der die Timing Margins aufzehrt und zu Fehlern bei der Inbetriebnahme führt.

Dies ist einer der Gründe, warum funktionale DDR-Probleme bis zum Beginn der Memory Tests an der physischen Hardware verborgen bleiben können.

Kleine Änderungen können große Teile der Margin aufzehren

Solche ‚späten‘ Design-fehler werden selten durch eine einzige spektakuläre Regelverletzung oder einen Designfehler verursacht, häufiger geht der Spielraum  (Margin) schrittweise verloren.

Ein Stecker wird getauscht. Ein Bauteil wird verschoben um ein mechanisches Problem zu lösen. Ein Differential Pair benötigt zusätzliche Vias. Ein DDR Routing-Segment wird auf einen anderen Layer verlegt. Ein benachbartes High-Speed Signal verursacht mehr Kopplung (Crosstalk) als erwartet. Ein Rückstrompfad wird durch einen Schlitz in der Plane unter dem Signal unterbrochen.

Jede einzelne Entscheidung kann für sich betrachtet sinnvoll sein. High-Speed Interfaces können jedoch sensibel reagieren auf den kombinierten Effekt all dieser Veränderungen.

Wenn das Design schließlich die Prototyp-Tests erreicht, können solch kumulierte Effekte ausreichen um sporadische Fehler, zum Beispiel reduzierte Timing Margin oder Probleme mit der Signal Qualität (z.B. Ringing) hervorzurufen, die während des PCB Layouts so noch nicht offensichtlich waren.

Deshalb muss eine High-Speed Verifikation Teil des Design-Prozesses sein, anstatt lediglich als (oft optionaler) abschließender Sign-off Check durchgeführt zu werden.

Constraints können nicht losgelöst von dem Design Ziel betrachtet werden

Eine häufige Ursache von spät entdeckten Problemen ist eine „Lücke“ zwischen den elektrischen Anforderungen und ihrer physischen Umsetzung im Layout.

Das Design von High-Speed Interfaces beginnt meist mit einer Reihe spezieller Designvorgaben: Impedanz Vorgaben Verdrahtungs-Sequenz (Topologie), Maximum Delays und Skew Beziegungen (Timing Anforderungen).

All diese Requirements müssen die zahlreiche Designänderungen überstehen, bevor ein PCB letztendlich zur Produktion freigegeben wird.

Werden Constraints manuell zwischen Schaltplaneingabe, Design-Planung, Layout /Plazierung, Floorplanning, Routing) und Analyse-Prozessen (SI und PI) übertragen, so können dabei leicht Inkonsistenzen entstehen. Eine Anforderung kann unterschiedlich interpretiert, in einer Umgebung aktualisiert, in einer anderen jedoch nicht angepasst oder auf eine reine Längen-Regel reduziert worden sein, die dann das ursprüngliche elektrische Ziel nicht mehr korrekt widerspiegelt.

Bei SERDES- und DDR-Designs ist es daher ebenso wichtig, die Verbindung zwischen Design Aufgabe, den Constraint/Regeln  und den Verifikations-Anforderungen sicherzustellen, wie die einzelnen Layout-Rules einzuhalten.

Frühere Verifikation verändert den Entwicklungsprozess

Die Alternative sollte nicht darin bestehen, am Ende des PCB Design-Prozesses einen kompletten Sign-off Step hinzuzufügen. Entscheidend ist vielmehr, die Verifikation näher an genau die Engineering-Entscheidungen zu rücken, die die Performance entscheident beeinflussen.

Für SERDES bedeutet dies, die Signal Qualität und den Einfluss von Verlusten zu bewerten, solange Channel Layout – beispielsweise symetrische Differential Vias, ggf. mit Stitching-Via-Paaren – oder dasFan-out von steckern und in BGAs sowie Via-Strukturen noch verändert werden können. Eye-Pattern und Channel Analyse können dann zeigen, ob der implementierte Link eine ausreichende „Operating Margin“ beibehält, bevor ein realer Prototyp gebaut wird.

Für DDR bedeutet eine frühere Verifikation über ein einfaches Trace Längen-Reporting hinauszugehen und Skew, Delay sowie Setup-and-Hold Beziehungen zu untersuchen, während sich das Routing noch nicht abgeschlossen wurde

So entstehen  deutlich kürzere Feedback Loops. Anstatt ein Problem erst während der finalen System Validierung zu entdecken und seine Ursache über Wochen oder Monate anhand  Designentscheidungen zurückverfolgen zu versuchen, können Entwickler die elektrischen Auswirkungen dieser Entscheidungen direkt beim Layout untersuchen.

Das ist der praktische Nutzen eines Left Shift der Verifikation im High-Speed PCB Design.

Kurz gesagt: Warum SERDES- und DDR-Designs mit CR-8000 verifizieren?

CR-8000 unterstützt diesen EntwurfsAnsatz, indem High-Speed Constraints und Signal-Integrity Analysis enger mit dem PCB Design Workflow verbunden werden.

Für DDR und andere timing-kritische Schnittstellen können Entwickler Impedanz-, Delay- und Skew-Beziehungen sowie die -Netz-Topologie incl. der Constraints definieren und im Designverlauf verwalten.

Für SERDES und andere High-Speed Channels bietet das Modul CR-8000 Design Force Analysis Advance sowohl Signal-Integrity wie auch Power-Integrity Analyse innerhalb der PCB Design Umgebung. Mit der Time-Domain Eye-Pattern Simulation lassen sich Serial Links bewerten  und anhand von Eye Masks lassen sich definierte Kriterien zur Beurteilung der Channel Quality überprüfen.

Die gleiche Analyse Umgebung kann zur DDR-Simulation verwendet werden  um so das Timing. Verhalten dieser Interfaces zu überprüfen. TDR/TDT, Crosstalk und Frequency-Domain Analyse helfen dabei, die physischen Ursachen reduzierter Signal Margins zu untersuchen.

Das Ziel besteht aber nicht einfach darin, mehr Simulationen durchzuführen. Es geht darum, die Verifikation mit den Designentscheidungen zu verbinden, die letztlich über den Erfolg eines kritischen Interfaces bestimmen.

Von Rule Compliance zu Performance Confidence

SERDES- und DDR-Designs scheitern normalerweise nicht deshalb spät, weil Entwickler vergessen hätten, dass solche High-Speed Interfaces ein sorgfältiges Routing erfordern.

Sie scheitern oft, weil das vollständige elektrische Verhalten des implementierten Systems nicht früh genug sichtbar war.

Design Rules bleiben unverzichtbar. Length Matching bleibt unverzichtbar. Impedanz Kontrolle bleibt unverzichtbar.

Keine dieser Maßnahmen allein garantiert jedoch eine ausreichende Operating Margin.

Bei SERDES Designs benötigen Entwickler die Gewissheit, dass der vollständige Kanal (Channel) eine ausreichende Signal Qualität und die notwendige Amplitude aufrechterhält. Bei DDR benötigen sie die Gewissheit, dass die Daten, Strobe und die zugehörigen Command/steuer-Signale ihre erforderlichen Timing Anforderungen einhalten.

Dafür muss die Frage über „Hat das Layout den Design-Rule-Check oder den visuellen Längen-Check bestanden?“ hinausgehen und durch eine aussagekräftigere ersetzt werden: „Wird das implementierte Interface bei der vorgesehenen Betriebsgeschwindigkeit/Datenrate zuverlässig funktionieren?“

Je früher Engineering Teams diese Frage beantworten können, desto geringer ist die Wahrscheinlichkeit, dass sie die Antwort erstmals bei der messtechnischen Validierung im Labor erhalten.