Webinar: Effiziente Erstellung einer FPGA/PCB-Co-Design-Umgebung

Avoiding Poor FPGA I/O Assignments with a PCB Co-design Process

FPGA

Entwickler, die FPGAs verwenden, müssen die Informationen über die Zuweisung von Pins und Bauteilen oft umständlich und manuell an andere Prozessbeteiligte weiterleiten. Diese ineffiziente Methode kann Fehler und kostspielige Änderungen nach sich ziehen. Dieses Webinar soll Entwicklern dabei helfen, eine effiziente FPGA/PCB-Co-Design-Umgebung zu erstellen. Aktuelle Lösungen von FPGA-Anbietern wie Xilinx, Altera, Lattice und Microsemi können in diese Umgebung eingebunden werden. Auf diese Weise können Design-Teams I/O- und Constraint-Informationen zu FPGAs oder anderen Bauteilen mit hoher Pinanzahl zu jedem Zeitpunkt im Design-Prozess weiterleiten.

Es werden verschiedene Aspekte des Design-Workflows beleuchtet, bei denen das Co-Design von FPGA oder anderen programmierbaren Komponenten und Board-Layout möglich ist. Dazu gehören die Erstellung von Bibliotheksteilen, Schaltplaneingabe, I/O-Optimierung und die Verwaltung der Pinattribute während des Board-Layouts. Ziel des Webinars ist es, den optimierten Designprozess darzustellen und die Entwicklung programmierbarer Komponenten parallel zum PCB-Design zu verbessern, um Produktverfügbarkeitstermine und Fertigungseignung einzuhalten bzw. zu berücksichtigen.

Lernziele:

  • Schnelle und effiziente Erstellung von FPGAs und Verwaltung wichtiger Bauteil- und Pininformationen
  • Verwendung von durch die FPGA-Entwickler erfassten Informationen durch Layoutentwickler (automatisierte, fehlerfreie Methode für die gemeinsame Datennutzung)
  • Verwendung von Zuordnungen für Konnektivität und Pins für PCB-Layout durch FPGA-Entwickler
  • Synchronisierung von Daten zwischen FPGA, PCB und Schaltplan und optimierter Design-Prozess zur Vermeidung unnötiger Design-Iterationen und zur Abschaffung des manuellen Informationsaustauschs

Zielgruppe:

Entwicklungsmanager, Hardware-Entwickler, FPGA-Entwickler, PCB-Designer.