Webinar: Laufzeitfehler vermeiden durch Constraint-basiertes Routing

PCB Design mit DDR3

DDR3 webinar

Um DDR3 Designs mit Datenübertragungsraten jenseits von 2 Gigabytes pro Sekunde bereits beim ersten Durchlauf fehlerfrei zu gestalten, ist es erforderlich, eine Constraint-gesteuerte Design-Methodik einzusetzen.

In dem Webinar wird untersucht, wie DDR3 Systeme mithilfe von Constraints erstellt werden können und auf die Einhaltung Signallaufzeitvorgaben geprüft werden können.

 

Lerninhalte:

  • Abgleich von Leiterbahnlängen mit JEDEC DDR3 Spezifikationen
  • Implementierung von Regeln als Constraints für DDR3 Signale
  • Placement und Routing nach Constraint-Vorgaben
  • Signal-Integrity-Analysen durchführen
  • Setup- und Hold-Zeiten verifizieren

Zielgruppe:

Elektronikentwickler, Layout-Konstrukteure, Entwicklungsleiter und Produktmanager

Presenter

Herbert Ritthaler
Solutions Architect, Zuken