Defining and Routing PCB Constraints for DDR3 Memory Circuits: How-to Movies

Menu

As Zuken technology partners, we are often asked about how best to set PCB constraints for double-data-rate (DDR) memory, and how to route to those constraints. This question arose recently when we were asked to create a common style of DDR3 design for training, and we tried mining the web for detailed information on PCB constraints. There had to be something out there, we thought.

We were right; but unfortunately the detail had to be excavated from a vast and comprehensive pile of information about devices and controllers. It was hard to find a brief but clear description of what a PCB designer needs, and why, for a basic DDR3 circuit.

PCB Design of a DDR3 Memory Circuit

Necessity being the mother of invention I worked with Kevan Keech, an expert PCB designer,  to create the most straightforward, realistic example we could think of – captured in three short movies.

In the first movie I explain the circuit, routing topology and constraints.

In the second movie, Kevan constrains the PCB design.

In the final movie, Kevan routes the PCB design step-by-step and at the end we summarize the results.

We use a single design example from start to finish – a controller connected to five 1-Gbitx8 SDRAM devices. Levelling is enabled so that the SDRAMs can be routed using fly-by topology, as defined in JEDEC standards and elsewhere.

After watching these movies, you will understand:

  • What key routing constraints you need for a memory circuit, such as that outlined in the movies
  • How to adjust routing to balance impedance of lead-in and loaded sections as specified in JEDEC standards and why you might need to do so
  • How to place SDRAM components for optimum performance
  • How to constrain the PCB design
  • How to route accurately to DDR3 constraints
  • How to ensure constraints have been met.

We hope you enjoy the movies and find them useful.

If you’ve taken a look, why not leave a comment below!

This blog post was co-written by John Berrie and Kevan Keech, based in the Zuken, Bristol, UK office.

Jane Berrie
Jane Berrie
Electronic Design Technology Partner
Jane Berrie is an EDA product innovator and technical marketing content creator, focusing on high-speed design and signal integrity. She is a published author of technical articles and a past session chair at the annual Design Automation Conference (DAC). Jane enjoys managing themed charity events, disco and going out with friends.
  • Webinare
August 19, 2021
Design for Test: Digitale Kontinuität von der Entwicklung bis zur Produktion mit TestWay

Traditionell werden Fertigungs- und Testbedingungen erst am Ende der Layout-Phase, vor der Übertragung der CAD-Daten in die Produktion, berücksichtigt. Mit TestWay können Anwender des CR-8000 von Zuken ihr Design in jeder Phase des Arbeitsablaufs vom Entwurf bis zur Auslieferung analysieren.

Jetzt ansehen
  • Webinare
August 18, 2021
Managed Services: Technische IT-Umgebungen in der Cloud betreiben

Immer mehr Unternehmen interessieren sich für die Cloud als Alternative für den Betrieb ihrer technischen IT. Wir zeigen Ihnen die wesentlichen Grundlagen und Erfahrungen, die Ihnen helfen sollen, den gewünschten Mehrwert zu definieren und eine nachhaltige Migration zu planen.

Jetzt ansehen
  • Webinare
August 18, 2021
IC-Power-Modul Design mit Design Force

Der typische Entwurfsablauf für ein Power-Modul erfolgt in MCAD, wo nur eine Strukturanalyse möglich ist. Der Wechsel zu einem neuen Entwurfsablauf mit CR-8000 Design Force ermöglicht auch eine elektrische Analyse. In diesem Webinar lernen Sie die Funktionen und Vorteile dieses neuen Verfahrens kennen.

Jetzt ansehen
  • Webinare
August 18, 2021
PCB-Creepage-Prüfung gemäß IPC-Normen

Die Nichteinhaltung der Anforderungen an die elektrische Isolierung und der IPC-Normen kann empfindliche Verzögerungen in der Markteinführung zur folge haben. Die Constraint-Management-Tools in CR-8000 helfen bei der Einhaltung der erforderlichen IPC-Standards.

Jetzt ansehen