CR-8000 2017 – die neuen Funktionen

CR-8000 von Zuken, die erste durchgängige Entwicklungsumgebung für einen durchgängigen PCB-Entwicklungsprozess auf Systemebene, wurde im Release 2017 durch mehr als 150 neue Funktionen und Erweiterungen aufgewertet.

Release 2017 von CR-8000 ermöglicht erstmalig ein durchgängiges Elektronik- und Elektrotechnik Co-Design auf Architekturebene. CR-8000 verbessert die Multi-Board-Optimierung durch eine erweiterte Modulverwaltung in System Planner 2017. Darüber hinaus enthält Release 2017 mehr als 150 neue Funktionen und Verbesserungen, die in enger Zusammenarbeit mit Kunden erarbeitet wurden.

CR-8000 ist die Komplettlösung für alle Anforderungen im Bereich System- und Multi-Board-Design. Im folgenden finden Sie die wichtigsten neuen Funktionen im Überblick. Weitere Informationen finden Sie in den Product Release Notes

  • System Planner
    • Konvergenz von Elektronik- und Elektrotechnik
    • Logical visionary connector pair setting (terminal pin assignment)
    • Erweitertes Library- und Modul-Management in der Konzeptentwicklung
    • Import von Bauteilgeometrien aus der Bauteildatenbank
  • Design Gateway
    • DRC and ERC at electrical net level
    • Circuit connectivity information list
  • Design Force
    • Vereinfachter Import von MCAD-Daten
    • Neue Bump-Line Funktion für differentielle Leitungspaare
    • Unterstützung von 3D PDF
  • Signal-Integrity und Power-Integrity
    • PI und DC-Analyse-Workflows
    • Ausgabe von Analyse-Reports für passive Bauteile
    • What-If-Analysen mithilfe von virtuellen Abblockkondensatoren
  • Signal-Integrity

System Planner

Konvergenz von Elektronik- und Elektrotechnik

Die parallele Entwicklung von Elektronik-Systemen und Kabelsätzen wird durch die Möglichkeit realisiert, Architektur-Informationen direkt von System Planner an E³.series zu übergeben. Auf diese Weise wird eine disziplinübergreifende Architekturoptimierung ermöglicht. Eine fehlergefährdete manuelle Datenübernahme entfällt.

Kabelverbindungen zwischen Leiterplatten können jetzt aus System Planner im E³.WDG-Format ausgelesen werden. Durch die Integration dieses Prozess-Schritts in die Systementwicklung können Probleme früher als bisher identifiziert und dadurch mit geringerem Aufwand behoben werden.

E3.WDG

Kabelverbindungen zwischen Leiterplatten können aus System Planner jetzt im E³.WDG-Format ausgelesen werden


Zuordnung von Pin-Paaren im Logical Visionary (Stecker-Pin-Zuordnung)

Mit Verbindungslisten auf Board- und Netzebene können die Signalverläufe in Multiboard-Designs verfolgt werden. Die Zuordnung der Pins von Kabelsatz und Steckverbinder erfolgt automatisch. Dies stellt eine höhere Qualität als bei der manuellen Zuordnung sicher. Die Pin-Paare können auf männlich und weiblich eingestellt werden.

Board development diagrams

Logische Darstellung der Board-Verbindungen zwischen Rigid-Flex-Boards und Kabelbäumen


Erweitertes Library- und Modul-Management in der Konzeptentwicklung

Die Versionskontrolle von Modulen und Teilschaltungen wurde durch eine erweiterte Anbindung an die DS-2 die DS-2 Daten-, Bibliotheks- und Prozess-Management-Plattform verbessert. Der Freigabestatus der verwendeten Module und Teilschaltungen kann jetzt lückenlos verfolgt und aktualisiert werden. Darüber hinaus kann die Partitionierung von Design-Modulen über verschiedene Blöcke oder PCBs auf einer einzigen Schaltplanseite dargestellt werden. Dadurch wird eine bessere Analyse und Optimierung ermöglicht.

Die Referenzbeziehungen zwischen den in System Planner geladenen Modulen oder Blöcken können wahlweise manuell oder automatisch hergestellt werden. Nicht zugewiesene oder doppelt belegte Referenzbeziehungen können über Design-Rule-Checks identifiziert werden. Bei der physikalischen Optimierung werden die verschiedenen, in einem funktionalen Block enthaltenen Komponenten erkannt und gemeinsam bewegt. Dadurch wird das Floor-Planning von Multi-Board-Systemen erheblich vereinfacht.

CR-8000 modular design

Der Freigabestatus von Schaltungsblöcken und Modulen kann in System Planner lückenlos verfolgt werden


Import von Bauteilgeometrien aus der Bauteildatenbank

3D-Bauteilgeometrien für das System-Planner-Werkzeug Geometrical Visionary können direkt in der Bibliothek definiert und von dort in das Design geladen werden.

 Component Library

Detaillierte Bauteilgeometrien können direkt aus der Component Libarary (CDB) importiert werden.



Design Gateway

Elektrische Regelprüfungen (ERC) auf Netzebene

In Design Gateway werden neben Design Rule Checks (DRC) auch elektrische Regelprüfungen (ERC) auf Netzebene unterstützt. Die Design Rule Checks können jetzt auch verschiedene elektrische Netze umfassen und bieten eine erweiterte Regelüberprüfungen unter vollständiger Berücksichtigung der elektrischen Intelligenz.

DRC

Globale Netznamenänderung


Circuit connectivity information list

Der IC Connectivity Cross Reference Check ermöglicht die schaltplanübergreifende Überprüfung von Signalverläufen

Connectivity

Erweiterte Design Rule Checks über passive Bausteine hinweg für gesamte elektrische Netze


Design Force

Vereinfachter Import von MCAD-Daten

Die Abstimmung mit der Mechanik-Konstruktion wurde durch den Direktimport von Boardgeometrien aus MCAD-Systemen erweitert. Zu den unterstützten Systemen und Formaten zählen CATIA V5, Creo, NX, SolidWorks, STEP, Parasolid und ACIS

Folgende Daten können importiert und in elektronische Designinformationen konvertiert werden: Leiterplattenkontur; Bohrung/Ausschnitt (Rund, Langloch, rechteckig, gerundet); Bereiche mit Höhenbegrenzung, Füllbereiche; Betrachtungsrichtung (von oben oder von unten); Bauteilkoordinaten

CR-8000 mechanical CAD data

Erweiterter Import von Leiterplatten-Geometriedaten aus Mechanik-CAD-Systemen


Neue Bump-Line Funktion für differentielle Leitungspaare

Die Einhaltung von Impedanzregeln für differentielle Leitungspaare wird durch vom Anwender anpassbare sogenannte 'Bump-Patterns' (Längenausgleich) vereinfacht

  • Überarbeitete Edit-Funktion
  • Verbesserter Längenausgleich (Skew-Anpassung) bei differentiellen Leitungspaaren
  • Selektives und vollständiges Löschen von Bump-Leitungsverläufen
Skew adjustment control

Zur Vermeidung von Signalverzerrungen (skew) können kann ein Längenausgleich durch anwenderdefinierbare ‘Bump-Leitungen’ vorgenommen werden.

Unterstützung von 3D PDF

Die Exportfunktion von 3D-Modellen wurde durch die Unterstützung des standardisierten PRC- (Product Representation Compact) Formats erweitert, mit dem CAD-Modelle in einem PDF-Format dargestellt werden können.

3D model export

Die 3D-Model Export-Funktion exportiert E-CAD-Daten im PRC-Format, mit dem diese als 3D-PDFs in Standardviewern visualisiert werden können.


Signal-Integrity und Power-Integrity

PI und DC-Analyse-Workflows

Die Power-Integrity und EMV-Analysewerkzeuge von Design Force erhielten eine überarbeitete grafische Oberfläche (GUI) und vereinfachte Abläufe für den Aufruf von PI und DC-Analysewerkzeugen

GUI

Eine überarbeitete grafische Oberfläche (GUI) und gestraffte Abläufe sorgen für gesteigerte Effizienz bei Power-Integrity- und DC-Analysen.


Ausgabe von Analyse-Reports für passive Bauteile

Spannungsabfälle und andere Analyse-Ergebnisse, die auf passive Bauelementen gemessen wurden, werden jetzt zusammen mit den anderen DC-Analyse-Ergebnissen dargestellt

What-If-Analysen mithilfe von virtuellen Abblockkondensatoren

Abblockkondensatoren können ohne Änderung des Stromlaufplans virtuell ins Layout eingefügt werden, um dadurch positive Effekte auf die Stabilität von Versorgungsnetzen zu erzielen.

 Passives

Spannungsabfall, Strom und Leistungsaufnahme können für jedes einzelne passive Bauteil überprüft werden.

Signal-Integrity

  • Die Analysebedingungen für TDR- (Time Domain Reflection) Analysen können individuell eingestellt werden. Die Verifikation der möglichen Abweichungen wird dadurch erheblich vereinfacht.
  • Wenn keine IBIS-Modelle verfügbar sind, können Bauteilmodelle als Simulationstemplates auf der Basis von Bauteilinformationen erstellt werden. Dadurch reduziert sich Zeit und Aufwand für die Aufbereitung der für die SI-Analyse erforderlichen Informationen.