FPGA-Pinoptimierung

Graphical Pin Manager (GPM)

Graphical Pin Manager (GPM)Der Graphical Pin Manager (GPM) von Zuken ist eine effiziente FPGA/PCB-Co-Design-Umgebung, die aktuelle Geräte von FPGA-Anbietern wie Xilinx, Altera, Lattice und Microsemi unterstützt. Als Teil der CR-8000-Produktfamilie ermöglicht GPM den Austausch von I/O- und Constraint-Informationen für FPGAs und andere Komponenten mit hoher Pindichte zwischen Design Gateway und Design Force. Die Übergabe kann dabei zu jedem beliebigen Zeitpunkt im Entwicklungsablauf erfolgen. Programmierbare Bauelemente können dadurch parallel zur Leiterplattenplattenentwicklung entwickelt werden. Dies ist eine wichtige Voraussetzung für die Einhaltung von Projekt- und Fertigungsterminen.

FPGA-Designer und Bibliotheksverwalter können die Pinzuweisung direkt aus FPGA-Design-Lösungen wie Altera Quartus II, Xilinx ISE, Microsemi Libero, Lattice, ispLEVER/Diamond oder Aldec Active-HDL Graphical Pin Manager (GPM)importieren oder alternativ auch BSDL-, VHDL/Verilog- oder CSV-Dateien nutzen. Darüber hinaus bietet der GPM auch eine umfassende Bibliothek für FPGA-Anbieter wie Altera, Xilinx, Microsemi und Lattice und zusätzliche Schlüsselattribute für I/Os, z. B. Differenzialpaare, Pintypen, I/O-Datenbanken oder Masse- und Signalzuweisungen. Auf der Zuken-Website finden sich aktuelle Downloads für die aktuellen Produkte von FPGA-Anbietern.

Sobald Informationen über einzelne Teile in den GPM geladen wurden, können Benutzer anhand von einfach zu bedienenden Assistenten automatisch Symbole teilen und erstellen und diese unmittelbar im logischen Schaltungs-Design nutzen. Der GPM ist außerdem an die Bibliothek angebunden, damit Benutzer die benötigten physischen Footprints einfach zuordnen und zur schnellen Bauteilerstellung direkt in die Bibliothek exportieren können. Sobald die Pinzuordnung im GPM definiert ist, wird die Pin-Berichtsdatei in die FPGA-Design-Tools exportiert.

Graphical Pin Manager (GPM)Wenn das FPGA simuliert und erstellt wird, können Entwickler das logische und physische Schaltungs-Design in GPM laden. Sie können dann die aktuelle Pinzuordnung und alle Constraints und Regeln für I/Os prüfen und anschließend die umfassenden Funktionen für die FPGA-Visualisierung auf der Leiterplatte nutzen. FPGAs können mit farbigen I/O-Datenbanken oder als untergeordnetes Modell angezeigt werden, das beim Teilen der Komponente definiert wurde. So wird die FPGA-Struktur analysiert. Außerdem wird geprüft, ob sich Systemverbindungen direkt auf andere Bauteile beziehen.

Der GPM kann die Pinverbindungen und unvollständige Signalverbindungen als Luftlinien (Ratsnest) im Layout anzeigen. Benutzer können für eine regelgesteuerte I/O-Optimierung interaktive Pin-Swaps (Pinaustausch) durchführen. Dazu wird die optimale Platzierung für einen Austausch im gewählten Netz angezeigt. Die Funktionen für die automatische Optimierung der Pinzuordnung sortiert dann die Luftlinien (Ratsnest) für die ausgewählten FPGA-Komponenten.

Der GPM ist mit CR-5000 System Designer und Board Designer kompatibel.